Quelqu'un qui avoue ne pas savoir écrire de Verilog vient de faire écrire, par une IA, un classifieur de chiffres manuscrits destiné à une vraie fonderie. 2 Le dépôt est là, les fichiers sont là, la synthèse accepte le design. 1 Ce qui manque encore, c'est la preuve du silicium.
Ken Chang décrit l'expérience comme « très fun » et précise qu'il ne connaît toujours pas le Verilog. 2 L'anecdote seule ne suffirait pas. Ce qui vaut le détour, c'est la série de contrôles qu'un circuit « vibe-codé » réussit à franchir avant la frontière où une erreur cesse d'être un bug dans un fichier et devient une pièce physique.
J'ai rouvert le dépôt et son historique de commits pour comprendre ce que l'IA a réellement produit, ce qui passe par la synthèse et ce qui reste contraint par la navette. 1
Co-écrit par une IA
La première trace du projet est éloquente. Le commit initial, daté du 14 juillet 2026, porte la co-signature « Claude Fable 5 » et une masse de fichiers : un pipeline d'entraînement PyTorch, un générateur de poids, un fichier Verilog de 249 lignes, un jeu de tests cocotb, des GitHub Actions pour la synthèse et un fichier de configuration .claude. 1
En clair : l'agent a écrit le code de test, l'entraînement, le circuit et une bonne partie de l'outillage de vérification. L'humain fixe l'objectif, relit, corrige les angles morts — mais ne touche pas à la logique de la puce.
Des poids gravés
Le parti pris technique rend le projet lisible. Le classifieur est un petit MLP, un réseau à trois couches, qui prend en entrée une image MNIST réduite à 8×8 pixels binarisés. 1
La partie intéressante tient dans la façon dont les poids du réseau sont stockés. Au lieu d'une RAM ou d'une ROM qui chargerait les coefficients à l'exécution, les poids sont écrits en dur dans le netlist comme constantes ternaires ({-1, 0, +1}). 1 À la synthèse, ces constantes sont repliées dans la logique pure : il n'y a ni mémoire, ni chargement de poids, ni cellule de stockage.
Le calcul est bit-série. Chaque image est envoyée octet par octet, puis le réseau tourne en une vingtaine de microsecondes à 10 MHz — environ 24 µs par chiffre pour la variante la plus précise. 1 Le résultat sort sur un afficheur 7 segments et en binaire.
La preuve simulée
Le projet ne se repose pas sur une démo. Il se valide par une comparaison méthodique. Le dépôt contient un banc de test cocotb qui envoie 200 vraies images MNIST au circuit et compare la sortie, bit par bit, à celle d'un modèle entier de référence. 1 Chaque image doit donner exactement la même classification que le modèle en virgule fixe.
Le chiffre d'exactitude annoncé, 80,3 % sur les 10 000 images du jeu de test, est celui du modèle entier exact, pas celui de la puce. 1 C'est une distinction importante à retenir : tout ce qui est mesuré ici est simulé et vérifié contre le modèle, avant fonderie.
Cette discipline est précisément ce qui rend le « vibe-coded » crédible sur un terrain aussi peu indulgent. L'IA peut écrire du Verilog qui se simule ; une simulation qui refuse systématiquement un seul pixel de différence entre le circuit et le modèle est une forme de preuve beaucoup plus exigeante qu'un simple « ça a l'air de marcher ».
Le silicium ne pardonne pas
Que la physique conserve encore de la marge sur l'IA ? Oui, et beaucoup.
Le design vise une navette TinyTapeout. 3 Il a d'abord été monté sur le process IHP 130 nm, puis retargeté vers la navette SKY 26c sur le process open source SkyWater 130 nm. 1 La surface compte : la variante par défaut occupe environ 47 % d'une tuile 2×2. 1 On ne place pas n'importe quoi dans n'importe quel coin de la navette.
La date compte aussi. La navette SKY 26c ferme ses soumissions le 7 septembre 2026. 3 Au moment où j'écris, le design n'apparaît pas encore dans l'index officiel des projets soumis de la navette. Il est donc, pour être précis, en route vers la fonderie, pas encore gravé. 3
Le dépôt est soigné, la vérification est sérieuse, la synthèse accepte le design. Tout cela vaut, jusqu'au composant fabriqué. Un bug qui survit à toute la chaîne de simulation devient, une fois la puce gravée, une pièce intermittente, difficile à corriger et coûteuse à refaire. Voilà ce que le logiciel ne voit jamais.
Ce que ça déplace
Ce cas ne prouve pas qu'on fabrique n'importe quelle puce sans rien connaître à l'électronique. Il montre une chose plus fine : quelqu'un qui ignore le HDL peut, avec une IA et une vérification sérieuse, produire un design qui passe les contrôles jusqu'au seuil de la fonderie.
L'intérêt ne tient pas à la magie de l'IA. Il tient à la discipline de vérification ajoutée, chose que la culture du « vibe-coded » logiciel néglige souvent. Sur du silicium, où il n'y a pas de patch à chaud ni de redéploiement, cette discipline cesse d'être optionnelle.
Une question reste ouverte, et elle est à la mesure du sujet : combien de ces designs annoncés comme « vibé-codés » survivront vraiment au retour des puces ? L'IA écrit le Verilog, la vérification en fait la preuve, mais seule la navette décidera si un bug a traversé le filet.